Sign Magnitude Representasjon Binære Alternativer

Forelesning nr. 4 Computer Logic Design Negativ Antall Representasjon 3 Alternativer Sign-magnitude En s Komplement To s Komplement brukt i datamaskiner. Presentasjon på tema Foredrag nr. 4 Datamaskinlogisk design Negativ nummerrepresentasjon 3 Alternativer Sign-magnitude En komplement To s Komplement brukt i datamaskiner Presentasjon transkripsjon 1 Forelesning nr. 4 Computer Logic Design.2 Negativ Antall Representasjon 3 Alternativer Sign-magnitude En s Komplement To s Komplement brukt i datamaskiner og de fleste digitale systemer. Positive nummer MSB med 1 negativt tall Problem Representerer 0 f. eks. Klasse imagelink uk-tekst Større uk-margin-liten venstre uk-margin-liten-høyre 3 Sign-magnitude Representasjon Signert binære tall Mest signifikant bit representerer tegn MSB på 0 positivt tall MSB av 1 negativt tall Problem Representerer 0 f. eks 0 0000 og -0 1000 Ikke beregningsvennlig tegnstørrelse Form 1101-5 0010 2 1111-7 positivt tall MSB med 1 negativt tall Problem Produserer 0 f. eks tittel 0 0000 og -0 1000 Ikke kompu tation friendly Sign Magnitude Form 1101-5 0010 2 1111-7.4 1 s representerer størrelsen på nummeret Et format er definert av ANSI IEEE 754 Enkel presisjon, dobbel presisjon og utvidet presisjon.16 Flytepunktsnummer Enkelt presisjons flytende punkt Binært nummer 1101100000111 2 1 101100000111 x 2 12 Normalisert form S 0 Foreslått eksponent 10001011 127 12 139 Mantissa 10110000011100000000000 skjult 1 Mantissa 1000101110110000011100000000000 0 Biased ExpS.17 Flytepunktsnumre 1 101 x 2 5 -1 01011 x 2 -126 0 10000100 10100000000000000000000 0 00000001 01011000000000000000000 1 00000000 00000000000000000000000 0 11111111 00000000000000000000000 0. Enkel å konvertere Base 16 nummer system Ti sifre og seks alfabetiske tegn 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F klasse imagelink uk-tekst-stor uk-margin-liten-venstre uk-margin-liten-høyre 18 Behov for hexadecimalt talesystem Langt binærtall er vanskelig å lese og skrive lett å transponere eller slippe litt De fleste digitale systemer behandle binære data i grupper som er flere ganger med fire bits - enkelt å konvertere Base 16-nummersystem Ti sifre og seks alfabetiske tegn 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C , D, E, F enkelt å konvertere Base 16 nummer system Ti sifre og seks alfabetiske tegn 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F tittel Behov for hexadecimalt talesystem Lange binære tall er vanskelige å lese og skrive lett å transponere eller slippe litt De fleste digitale systemer behandler binære data i grupper som er multipliser med fire biter - enkelt å konvertere Base 16-nummersystem Ti sifre og seks alfabetiske tegn 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F.19 Hexadecimal Antall Systemtelling i Hexadecimal Når vi kommer til F begynner vi med en annen kolonne og fortsett DecimalBinaryHexadecimalDecimalBinaryHexadecimalDecimalBinaryHexadecimal 000000810008 100011910019 200102101010A 300113111011B 401004121100C 501015131101D 601106141110E 701117151111F.20 Hexadecimal Antall Systemtelling i Hexadecimal DecimalHexa - Decim al Hexa - Decimal Hexa - Decimal 161024183220 171125193321 1812261A3422 1913271B3523 2014281C3624 2115291D3725 2216301E3826 2317311F3927.21 Hexadecimal Antall System Binary til Hexadecimal Konvertering Start fra LSB, erstatt hver 4-bit gruppe med ekvivalent hexadecimalt symbol 1101 0110 1011 1001 0110 D 6 B9 6 Hexadecimal til binær konvertering Erstatt hvert heksadesimale siffer med passende fire bits FD 1 3 1111 1101 0001 0011.22 Hexadecimalt antall system Hexadecimal til decimal konverterings Sum-of-Weight Metode CA02 h C x 16 3 A x 16 2 0 x 16 1 2 x 16 0 12 x 16 3 10 x 16 2 0 x 16 1 2 x 16 0 12 x 4096 10 x 256 0 x 16 2 x 1 49152 2560 0 2 51714.23 hexadecimalt antall system desimal til hexadecimal konvertering gjentatt divisjon ved 16 metode nummer 16x 16Hex resten 85953 68750 6875B h eller 11 d 533 31250 31255h5h 30 1875 3h3h Resultat 35B h STOP når 0 nådd.24 Hexadecimalt talesystem Hexadecimalt tillegg I en gitt kolonne, tenk på to heksadesimale sifre med hensyn til deres desimalv alues ​​Eksempel Bære 1 2 AC 66 5 11 d B h 9 2 B 5 C B 23 d 17 h B D7 BA 2 1 13 d D h 2 9 11 d B h.25 Hexadecimalt Antall System Hexadecimalt Subtraksjonseksempel Lån 111 92B521-6 15 d F h - 2AC626-C 14 d E h 67EF17-A 7 d 7 h 8-2 ​​6 d 6 h. ADC kan konvertere data si inngangsspenninger mellom 0 og 5V, og du trenger enten at dataene skal være usignerte 0V 0, 5V max kode eller signert 2 5V 0, 0V max - ve, 5V max ve. I tillegg til 2 s komplement som er den vanligste datamaskin representasjon for signerte data, er konverteringen mellom de to formlene beskrevet ovenfor helt helt enkelt bare invertere MSB. This er utrolig billig å legge til ADC s interne logikk og gir ADC et annet salgsargument på datasheet. answered 12. mars kl. 12 12. I spørsmålet ser det ut til at det antas at det tar lengre tid for ADC å returnere verdien i 2 s komplementform enn i rett binær Selv om dette kan være tilfelle i en bestemt implementering av en ADC, er det ikke sant generelt for eksempel MSP430 ser IE av mikrokontroller har en ADC-perifert on-chip som vil rapportere verdien i rett binært eller 2 s komplement, men det tar samme antall sykluser i begge tilfeller. Med det ut av veien, valget mellom 2 s komplement og rett binær kommer hovedsakelig ned til hvordan transduserne dine fungerer og hvordan du liker å behandle dataene dine. I rett binær modus gir ADC deg et tall som representerer forholdet mellom størrelsen på den analoge mengden som måles nesten alltid spenningen og den fulle - skala referansekvantitet For eksempel kan en 10-bits ADC returnere verdier fra 0 til 1023 inkludert. Hvis du måler en spenning, sier 1 25 volt som er halvparten av ADC s referansespenningen, 2 50 volt, den binære koden du leser vil være halvparten av den maksimale verdien du kan lese - så, 512, eller derav, underlagt avrunding og ikke-lineariteter i ADC. For eksempel, la oss si at du har en transduser som rapporterer mengden rakettbrensel i en tank 0V betyr at tanken er tom og 2 5V volt betyr at det er fullt Så du kobler bare transduceren til ADCen din, og du går bort. Men vær oppmerksom på at i avsnittet ovenfor er det ingen måte å måle negative spenninger. Hva om vi ønsket å måle strømmen av rakettbrensel inn og ut av tanken og vi hadde en transduser til å gjøre det ADC kan ikke måle negative tall, så vi har et problem. Det er imidlertid en enkel måte å fake den ved hjelp av 2 s komplementmodus. I dette tilfellet er transduserutgangen på nytt innspent at nullpunktet er halvveis mellom ADC s to referansespenninger Med andre ord representeres positive strømninger ved spenninger mellom 1 25V og 2 50V og negative strømmer representeres av 1 25V til 0V - så strømmer inn i tanken vil gi ADC koder på 512 til 1023 og strømmer ut av takk vil gi koder på 511 til 0 i rett binært format. Nå er det veldig ubeleilig Vi må trekke 512 fra hver måling før du gjør noe med det, noe som gir tall i området -512 til 511 Poenget med 2 s komplementmodus er det det gjør s dette for deg. Du kan likevel likevel bruke rett binær med en transduser som produserer signerte resultater. For eksempel kan transduseren ha differensielle utganger. I dette tilfellet ønsker du å subtrahere den inverterte utgangen fra den ikke-inverterte utgangen uansett, så det er ingen fordel å bruke 2 s complement. answered Mar 12 14 på 18 40. De to s komplement systemet er i bruk, fordi det stammer fra hvordan enkel maskinvare naturlig opererer Tenk for eksempel du bilens kilometerteller, som du har tilbakestilt til null Sett deretter giret på baksiden og kjøre bakover i 1 kilometer. Vær så snill å ikke gjøre dette i realiteten. Kilometerstanden din hvis det er mekanisk, vil rulle fra 0000 til 9999. De to komplementsystemet fungerer på samme måte. Vær oppmerksom på at jeg ikke egentlig tilbyr noen ny informasjon her, bare kilometertemplet som noen kan finne hjelpsomt - det hjalp meg å forstå begrunnelsen for to s komplementsystem da jeg var ung. Etter det var det enkelt for meg å intuitivt akseptere at adders, subtra ctors osv. fungerer bra med de to komplement-systemene. Og ja, min Nissan s kilometerteller virker på denne måten. Ansatt Dec 16 14 på 21 46. Hva er denne rette binære koden du snakker om, jeg antar at du mener at du har et tegnbit som er 1 for negativ og 0 for positiv eller omvendt Dette har to flere ulemper over to komplementer som ennå ikke er nevnt en i stor grad irrelevant disse dager og en viktig. Det stort sett irrelevante er at du kan representere et mindre antall - det vil si 255 tall i 8 biter Dette er ganske irrelevant når du har 32 eller 64 biter, men mattered når du hadde så få 4 eller 6 biter å jobbe med. Jo viktigere er at det nå er to måter å representere det samme nummeret - spesielt 0 - 0 og -0, men 0 og -0 er det samme nummeret slik at implementeringen din må sørge for at du ikke sammenligner disse tallene hver gang du gjør en likestillingskontroll. ansvaret 12. mars klokken 14.00. Jeg tror du er ute av sporet her Du snakker om en sign-magnitude representasjon når OP var ganske tydelig snakk om en usignert binær representasjon Joe Hass Mar 12 14 på 14 59. Hvis du snakker om en usignert representasjon, så er det ingen fordel å to s komplement Det bare sløser litt Jack Aidley 12. mars kl 20 . Notat Den mest signifikante venstrebiten angir tegn på heltallet, derfor kalles det noen ganger tegnbiten. Hvis tegnsymbolet er null, er tallet større enn eller lik null, eller positivt. Hvis tegnbiten er en, så tallet er mindre enn null eller negativt. For å beregne 2 s-komplementet av et heltall, vri den binære ekvivalenten til tallet ved å endre alle de til nuller og alle nullene til de også kalt 1 s komplement, og legg deretter til en 0001 0001 binær 17 1110 1111 to s komplement -17.1110 1110 Inverter bits.1110 1110 0000 0001.1110 1111 Legg 1.Two s komplement tillegg følger de samme reglene som binær tillegg. To s komplement subtraksjon er binær tillegg av minuend til 2 s komplemen t av subtrahend å legge til et negativt tall er det samme som å trekke en positiv one. Two s komplementmultiplikasjon følger de samme reglene som binær multiplikasjon.3 2 rester 1.0000 0000 0000 0001.Sign-Magnitude Representation En annen metode for å representere negative tall er sign - størrelsesorden Sign-magnitude-representasjon bruker også den mest signifikante biten av tallet for å indikere tegnet Et negativt tall er den 7-bit binære representasjonen av det positive tallet med den mest signifikante bit satt til en Ulempene ved å bruke denne metoden for aritmetisk beregning er at et annet sett med regler er påkrevd, og at null kan ha to representasjoner 0, 0000 0000 og -0, 1000 0000 Offset binær representasjon En tredje metode for å representere signerte tall er offset binær Begynn å beregne en kompensert binær kode ved å tildele halvparten av den største mulig tall som nullverdien Et positivt heltall er absolutt verdi til nullnummeret og et negativt heltall trekkes fra Offset binær er populær i AD og DA konverteringer, men det er fortsatt vanskelig for aritmetisk beregning For eksempel. Største verdi for 8-bit heltall 2 8 256.Offset binær null verdi 256 2 128 desimal 1000 0000 binær 1000 0000 offset binær 0 0001 0110 binær 22 1001 0110 offset binær 22.Sign Magnitude Representation Binær Options. For usignerte binære tall, bør alle biter vurderes for verdiberegning Derav desimalkvivalent av signert 10101100 Desimalnummer Signert størrelsesorden Un Signed magnitude 0 0000 0 1 0001 1 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 -8 - -7 1111 15 -6 1110 14 -5 1101 13 -4 1100 12 -3 1011 11 -2 1010 10 -1 1001 9 -0 1000 8 Det er to måter å representere signerte tall, disse er - en s komplementrepresentasjon og to s komplementrepresentasjon Sign Magnitude Representation Binær Options Forex Priser i Venezuela Open Market Access gratis binære opsjonssignaler med en konsistent 72 suksess Her på John Anthony Ingen representasjon er blir gjort at en hvilken som helst konto vil eller er One s Compliment Representation I et signert binært nummer, hvis hver 1 er erstattet av 0 og hver 0 ved 1, er det resulterende tallet kjent som ens komplement til det opprinnelige nummeret Hvis det opprinnelige nummeret var positiv, så vil komplimentsnummeret være negativt, og av samme størrelse vil vi sette pris på det hvis du kontaktet kundesupporten for å diskutere denne saken videre, og vi er sikre på at vi vil kunne gi deg svar og løsninger som vil lindre ditt sinn og forlate deg fornøyd. Men det er også nødvendig å tydelig nevnt at et tall er signert tall, slik at tegnbiten ikke er tatt i ekvivalentberegning, og skal bare indikere tegn, dvs. eller. Denne representasjonen av tall er vet som signert nummer Som vi vet at digitale systemer kun kan forstå to symboler, 0 og 1, som faktisk er spenningsnivåene derfor - logg inn foran verdiene kan ikke brukes i binær for å vise tegn Sign Magnitud e Representasjon Binære alternativer Binære alternativer Nyheter Tricks Plassering av en eller ved siden av tallets størrelse En del tidligere binære tall kan fås fra tegningsstørrelsesrepresentasjonen bare ved bitvis Signalstørrelse i desimalnummersystem En s Komplimentrepresentasjon I et signert binært nummer, hvis hver 1 er erstattet av 0 og hver 0 av 1 Hvis skiltene er forskjellige, trekker vi den mindre størrelsen fra den større og holder tegnet på de større tilgangsfrie binære valgsignalene med en konsekvent 72 suksess Her hos John Anthony Det er ingen representasjon gjort at en hvilken som helst konto vil eller er For eksempel når det sies at 10101100 er et signert binærtall, er 8-bits tegnbit, og skal ikke inntas i verdiberegning, det indikerer bare - ve verdi, og de resterende 7 biter bør brukes til ekvivalent verdiberegning. På samme måte, hvis det opprinnelige tallet var negativt, vil ens komplementnummer være positivt, og med samme størrelse Sign Magnitude Representation Binær Alternativer I dette systemet består et tall av en størrelsesorden og et symbol som angir om størrelsen er positiv eller negativ. Denne ekstrabiten kalles SIGN BIT og er plassert før størrelsen på nummeret som skal representeres. Online Forex Trading Plasser en eller neste til tallets størrelse Enkelte tidlige binære tall kan oppnås fra tegningsstørrelsesrepresentasjonen bare ved bitvis. Et 8-bits tegnstørrelsesnummer vil vises som følger Tilføyning og subtraksjon krever oppmerksomhet til tegnbiten Åpne av den europeiske markedsfrekvensen i Nicaragua Få tilgang til gratis binære opsjonssignaler med en konsistent 72 suksess Her hos John Anthony Det blir ikke gjort noen representasjon som en hvilken som helst konto vil eller er Hvis tegnet er det samme, legger vi bare størrelsene som usignerte tall og ser etter overløp. I desimalnummer system tegn eller ingen tegn brukes til å betegne et positivt tall og et minustegn for å angi negativt tall. Som vi vet at digitale systemer kun kan forstå to symboler, 0 og 1, som faktisk er spenningsnivåene derfor - tegn på verdiene kan ikke brukes i binær for å vise tegn Sign Magnitude Representation Binær Valg Forecast Forex Pound Dollar I binært nummereringssystem brukes en ekstra bit som tegnbit og det er plassert på den mest signifikante bitposisjon Sign Magnitude Representation Binær Optimalisering Binærformat for signaturstørrelse er det enkleste konseptformatet Data Representasjonsformat Binært format signaturformat er det enkleste konseptuelle formatet For å representere et tall i sign-size A 8-bit tegn - magnetiseringsnummer vil vises som følger Tilføyning og subtraksjon krever oppmerksomhet til tegnbiten. Fornavn, Vi har nettopp mottatt ord fra kredittkortfirmaet som varsler oss om at du har bedt om tilbakebetaling. Signaturstyrke Representasjon Binærvalg Denne modusen for representasjon kan innlemmes til binære tall ganske enkelt ved å bruke en ekstra bitposisjon til å representere valutakursene I n Vanuatu For å representere et tall i skiltstørrelse bruker vi bare venstrebiten til å representere skiltet, der 0 betyr positiv og de resterende biter som representerer størrelsen absoluttverdi. Handel Ukentlig Binær Alternativ 3 Program Generelt er MSB skiltet bit og konvensjonen er at når tegnebiten er 0, er det representerte tallet positivt og når tegnbiten er 1, er tallet negativt. 8.1 I et system for å multiplisere en binær digital multiplikandoperand X med en binær digital multiplikatoroperand Y, X og Y begge er enten signaturstørrelse eller komplementert binære tall, en forbedring for multiplikasjon av operandene uten pre - eller postkomplementering, idet forbedringen omfatter. Storage betyr å holde to n-bit operander, X og Y, idet bitene i hver operand er i en sekvens hvor bit-signifikansen reduseres fra en mest signifikant bit til en minst signifikant bit, hver operand inkludere minst en tegnbit. overlappet skanneorganer forbundet med lagringsanordningen for å multiplisere operand X med en sekvens av multiplikatorbitgrupper oppnådd fra operand Y, idet hver gruppe innbefatter suksessive biter av Y og overlapper en tilstøtende gruppe med minst en bit, s er større enn 3.matrix-samlingen betyr koblet til de overlappede skanneinnretninger og reagerer på suksessive skanninger av X for å frembringe en sekvens av partielle produkter samlet inn i en matrise som inkluderer m 1 av sett rad, hvor m INT n-1 s-1, hver rad innbefatter ett av de partielle produktene. innkodingsorganer i matrisenheten og er forbundet med de overlappede skanneinnretninger og reagerer på sekvensen av multiplikatorbitgrupper eller til en multiplikand tegnbit for å legge til tegnkodingsbiter på de partielle produktene for å fullføre nevnte rader og - midler forbundet med matriseanordningene for å legge til de partielle produktene, med de på tegnet kodende biter som følger med, for å produsere et produkt av X multiplisert med Y.2 Forbedringen i henhold til krav 1, karakterisert v e d at de komplementære binære tall er binære sifre med n-s-1 biter i en sekvens av synkende betydning fra respektive tegnbiter, XO og YO til respektive minst signifikante biter, X ns og Y ns nevnte forbedring ytterligere inkludert først og andre registre i lagringsinnretningene, hver av registre for lagring av et n-bit tegnstørrelsesnummer i signifikanssekvens fra den mest til minst signifikante bit eller for lagring av en n-s-1-bit kompleme nted binært nummer, idet det komplementære binære tallet lagres i signifikanssekvens fra tegn til minst signifikant bit hvor de minst signifikante n-s-1 bitene av nevnte størrelsesnummer lagres og koples til hvert av de første og andre registre, tegne forlengelsesorganer for å skrive inn s-1-replikasjoner av tegnebiten av et signert binært tall hvor de mest signifikante s-1 bitene av et tegnstørrelsesnummer er lagret.3. Fremgangsmåte ifølge krav 2, hvori X og Y er komplementære binære tall, og den første bit gruppen av nevnte sekvens inneholder bare biter som er identiske med tegnet på Y.4. Fremgangsmåten ifølge krav 3, karakterisert ved at matrisen, identifisert som P, er definert av EQU26 hvor j er en rad av P som produseres ved å multiplisere X med en multiplikatorbitgruppe Y ks-2 Y ks-1 og hvor j S j XW j, W j som angir absoluttverdien av W j W j er en koeffisient som X multipliseres for å produsere den nevnte jdraden, og S j er tegnet av koeffisienten, hvor. være logisk eller sammenstilling av termer som deres logiske OG, og - indikerer det logiske komplementet. 5. Fremgangsmåte ifølge krav 4, karakterisert ved at tegnsammenleggelsesorganet for den j-rad av matrisen, 2 jm, tilfører en sekvens av s-1 signere forlengelsesbiter på det jth-partielle produktet, nevnte tegnforlengelsesbiter innbefattende s-2 de etterfulgt av en siste bit, b, med en verdi bestemt av. hvor X-tegn er tegnsbiten av X og V betegner den eksklusive EL-operasjonen.6 5. Fremgangsmåte ifølge krav 5, karakterisert v e d at hver av de partielle produktene har en mest signifikant ende, og s-1-signaturforlengelsesbitene er festet til den mest signifikante enden av hver av de partielle produktene, idet biten b er tilstøtende den mest signifikante delproduktbit. 7. Fremgangsmåte ifølge krav 6, karakterisert v e d at en sekvens av s-tegnforlengelsesbiter er lagt til den mest signifikante enden av den siste raden av matrisen, idet den første av s-tegn-utvidelsesbitene bestemmes av og hver av de neste s-1 av nevnte tegnutvidelsesbiter bestemmes ed by.8 I en multi-bit overlappende skanningsmultiplikator for multiplikasjon av n-bit-signaturstørrelse operander X og Y for å produsere et produkt, nevnte multiplikator inkludert midler for å produsere en overlappet skanningsmatrise som har m 1 rader hvor hver rad inneholder et delvis produkt produsert ved å multiplisere X med en av en sekvens av bitgrupper av Y, hver bitgruppe overlapper en tilstøtende bitgruppe, hver bitgruppe som inkluderer s bits, en forbedring for å multiplisere et par av to s komplement-binære operander X tc og Y tc hver innbefattende n-s-1 biter anordnet i signifikanssekvens fra en bit 0, en tegnbit gjennom bit ns, idet forbedringen omfatter ekstrensjonsanordninger for å forlenge tegnbitene til X tc og Y tc ved å legge til X tc s-1-replikasjoner av X 0 tegnbiten til X og ved å legge til Y tc s-1-replikasjoner av Y 0, betyr signaturbiten av Y. matrix betyr forbundet med forlengelsesanordningen for å fremstille en båndmatrise av overlappede rader, hver rad innbefatter et respektive delvis produkt av n 1 bit produsert av mult å binde X tc med en respektiv s-bit gruppe av Y tc, idet bittegruppen innbefatter biter i signifikanssekvens, og s-bitgruppen overlapper en neste s-bittegruppe ved Yk 1, hvilken matrise omfatter m 1 rad, hvor og nevnt matrise inkludert j middelsrader, 2 jm, hvor hver rad j er gitt av hvor S j er tegnet av den første rad og W j er absoluttverdien av en koeffisient W j hvorav x tc multipliseres for å produsere nevnte jth rad og signaler for beregning av tegnet Sj av den første rad av matrisen ifølge denne oppfinnelsen. Denne oppfinnelsen vedrører multiplikasjon av binære tall ved overlappende, multibittskanning og mer spesielt til en multiplikator som multipliserer to flerbiter , binære sifre, begge er enten signaturstørrelse eller signerte binære tall. Realisering av en multiplikator som multipliserer et par binære sifre for å produsere et resultat, blir kompleksisert når tallet er vurdert. Som kjent kan binære sifre representeres som en kombinasjon av flere størrelsesbiter med en vedlagt tegnbit Størrelsesbittene representerer en absolutt størrelse på tallet, mens tegnebiten angir en positiv eller negativ størrelse. En annen type representasjon er signert binær, som gjengis ved komplementering av den absolutte verdien av nummeret. Det mest brukte er to komplement I denne representasjonen innbefatter komplementering av den opprinnelige størrelsen tegnet på tallet i representasjonen av dets størrelsesorden. Siden tegnet på et tos komplementnummer ikke kan skilles fra dets absolutte verdi, som det er tilfelle med tegnstyrken representasjon, multipliseringshardware for begge representasjoner krever korrigering eller konvertering av en representasjonsform. Korreksjon og konvertering innebærer selvsagt nødvendigheten av ytterligere maskinvare og tid. Det er minst tre vanlige måter å utføre to komplementmultiplikasjoner ved hjelp av tegnstørrelsesmultiplikatoren I Den første metoden, de to komplementoperandene er forkomplette for å produsere tegn m agnitude-tall De resulterende tegnstørrelsesnumrene blir deretter multiplisert, og resultatet blir gjengitt tilbake i to s komplementform med postkomplementering. Dette skjemaet utgjør en ekstra kostnad i maskinvare - og prosedyringssykler. Maskinvare må legges til for å utføre komplementeringen, og tiden forbrukes til utføre det. Maskinvare kan lagres hvis pre - og postkomplementeringen utføres i adder-maskinvaren. Dette kan imidlertid resultere i flere sykluser enda for å utføre multiplikasjonen, og krever tillegg av multiplexeringsmaskinvare for adder-innganger. I en annen teknikk operander blir senset før multiplikasjon og betinget komplementert Hvis begge operandene er positive, er det ikke nødvendig med forhånds - eller postkomplementering. Multiplikasjon av to motsatt signerte tall krever bare forkomplementering av en operand og postkomplementering og å multiplisere to negative tall krever forutsetning for begge operandene. Implikasjonen er det å sensere operandene vil forbedre ov erall ytelse av signert størrelsesmultiplikasjon Denne teknikken krever også ekstra maskinvare og legger til operasjonssykluser Denne tilnærmingen er den mest brukte i realiseringen av binære multiplikatorer for eksempel, se US-patent nr. 4,594,679. Sist, to s komplementmultiplikasjon ved bruk av signaturstyrke-kretser kan være realisert ved bruk av spesialiserte typer adders for å utføre element tillegg og subtraksjon Se for eksempel SD Pesaris, En 17-biters Array Multiplikator, IEEE TRANSACTIONS ON COMPUTERS, Vol C-20 TP 442-447, Apr 1971 Dette saken krever tilgjengeligheten av fire typer adders som ofte ikke realiseres fullt ut i en valgt teknologi. En full adder er nødvendig som krever opprettelse og manipulering av en multiplikasjonsmatrise. I en matrise legges korrigeringsrader til den eksisterende matrisen for negative termer presentert i de to komplementmultiplikasjonene Dette krever ekstra maskinvare og forsinkelse for den totale multiplikasjonen. Et betydelig fremskritt i utforming av multiplikatorer vil resultere i en multiplikator som er i stand til å multiplisere et par operander, som er enten begge tegnstørrelser eller begge to komplement, for å frembringe et resultat, hvor multiplikasjonen utføres uten forutfylling, postkomplementering, spesialtilpassede tilfeller, ekstra korreksjonsrader for en matrise eller operand sensing som krever ytterligere forgrening for å utføre to komplementmultiplikasjoner. SAMMENDRAG AV OPPFINNELSEN. I oppfinnelsen er det gitt en ny skjema for maskinvareimplementering av en multiplikator som er i stand til å multiplisere enten to tegnstørrelsesoperander eller to to komplementer operander uten kravet på komplementering, operandavkjenning eller kompliserte matriser. Et ytterligere formål med denne oppfinnelsen er å etablere et skjema som utnytter en signaturstørrelsesmultiplikator for å utføre multiplikasjon av enten tegnstørrelse eller to komplementoperander med en liten utarbeidelse til den grunnleggende Komplement av maskinvare, uten ekstra tid for å utføre operasjonen og uten begrensninger av de tidligere kjente multipliserere. Et ytterligere formål med denne oppfinnelsen er å fremstille et apparat for to komplementmultiplikasjoner som multipliserer et par to komplementoperander i samme tidsrom som et par tegnstørrelsesoperasjoner. En fordel ved denne oppfinnelsen er eliminering av pre - og post-komplementeringssykluser i maskinvare gjennom operand-sluttresultat. En annen klar fordel ved denne oppfinnelsen er eliminering av behovet for spesialkretser for elementaddisjonssubtraksjon og for utvidelse av den grunnleggende partielle produktmatrisen I henhold til oppfinnelsen, i multiplikasjonen av paret operandene, dannes en matrise av partielle produktbetingelser i samsvar med en algoritme, hvor hvert partiprodukt innbefatter tilhørende tegnkodingsbiter. For to n-bit operander blir matrisen utviklet av skanning av multiplikatoroperasjonen for å oppnå en sekvens av bitgrupper Hver gruppe inkluderer s påfølgende biter av multiplikatoren og overlapper en adjace nt-gruppe med en bit, og s 3 En matriksmonterer mottar de partielle produktene oppnådd ved å multiplisere multiplikatoren med multiplikandbitgruppene og produserer sekvensen av partielle produkter samlet inn i en matrise som inkluderer m 1-forskyvningsrader, hvor m INT n-1 s -1, hver matrisestrek som innbefatter en av partiproduktene A-tegngiver er inkludert i matriksmonteringen og reagerer på sekvensen av multiplikatorbitgrupper eller til en multiplikand-tegnbit ved å legge til tegnkodingsbiter på et delvis produkt for å fullføre en respektive rad av matrisen Sist, er en adderkrets koblet til matriksmonteringsenheten for å legge til de delvise produktene, med tegnkodingsbiter som er vedlagt, for å produsere produktet av de to operandene. Som den nedenfor beskrevne algoritmen beskriver tegnscoderen ved generering av signere kodingsbiter som svar på enten multiplikatorbitgruppen eller en multiplikand-tegnbit, forbedrer den overlappede skannemultiplikatorens kjente tegnstørrelse ved å gjøre det mulig å multiplisere operaen nds som er i begge tegnstørrelser eller to komplementformer uten pre - eller postkomplementering. Andre fordeler og formål med denne oppfinnelsen vil bli tydelige når den følgende detaljerte beskrivelse blir lest under henvisning til de nedenfor beskrevne tegninger. REKFISK BESKRIVELSE AV TEGNINGENE. Fig. 1 illustrerer i blokkskjemaform en utførelsesform av oppfinnelsen. FIG 2 illustrerer genereringen av termer i de midterste radene av en offset partiell produktmatrise. FIGS 3, 4 og 5 illustrerer former for en partiell produktmatrise som sporer utviklingen av matrisen ifølge oppfinnelsen. FIGS 6, 7A, 7B, 8A, 8B, 9A og 9B er skjematiske diagrammer som illustrerer dannelsen av en matrise ifølge oppfinnelsen. Fig. 10 er et skjematisk kretsdiagram som illustrerer en matriksmonterer ifølge oppfinnelsen. Fig. 11 og 12 er skjematiske kretsdiagrammer som illustrerer innretninger for å justere og skille ut to komplementoperander. FIGS 13a, 13b, 13c, 13d, 13e er skjematiske kretsdiagrammer av en del av COMB INE-krets av utførelsen av oppfinnelsen som frembringer koeffisienter som benyttes ved dannelse av et forskjøvet partielt produkt. FIG 14 er et skjematisk kretsdiagram som illustrerer en partiell bitgenerator i matrikssammenleggeren av utførelsen av oppfinnelsen. FIGS 15-17 er kretsskjematiske diagrammer som illustrerer radgenereringskretser som brukes til å generere partielle produkter i utførelsesformen av oppfinnelsen. FIG 18 er et blokkdiagram som illustrerer et bærefeltadder-tre for tilsetning av den partielle produktmatrisen. DETALJERET BESKRIVELSE AV DET FORETRUKTE UTFØRELSESFORM. Forplantningsmultiplikasjon er en kjent teknikk for å få produktet av to n-bit, binære digitale tall En allment brukt algoritme for slik multiplikasjon er overlappingsmetoden for tre-bits skanning rapportert av MacSorley i High-Speed ​​Arithmetic i binære datamaskiner, PROCEDURES OF THE IRE, VOL 99, Jan 1961 I skanningsmultiplikasjonsteknikken multipliseres en multi-bit multiplikand med en multibit multiplikator for å produsere en multi-bit p skanning Skanning av teknikken innebærer å skanne multiplikatoren ved å ta sekvensielle multiplikatorbitgrupper og deretter multiplisere multiplikanten av hver bitgruppe for å produsere partielle produktbetingelser, og effektivt redusere antallet av partielle produkter som kreves i US-patentsøknad Ser nr. 116.172 arkivert på nov. 3, 1987, and assigned to the assignee of this application, a representative technique and means for overlapped multiple-bit scanning are taught in which the bit groups of the multiplier consists of more than three bits For the example of its specific embodiment, that patent application is incorporated herein by reference. In the incorporated patent application, an overlapped scanning multiplication system assembles modified partial products in a reduced matrix by increasing the size of multiplier bit groups with which the multiplicand is scanned beyond three In addition, each multiplier bit group is overlapped by one bit with an adjacent bit group When a negative pa rtial product term is produced, a hot 1 is encoded in an extension to the partial product term in the previous row, thus avoiding the need for adding a row for this purpose Instead of extending each row to the left edge of the matrix, rows are extended with bands of encoded extensions of limited length at each end of the partial product terms. In this description, a sign magnitude operand is taken to be a multi-bit binary digit with n consecutive bits A multiplicand operand X has the following notation. where X 0 is the sign bit, and bits X 1 - X n-1 present the magnitude in descending significance from X 1 through X n-1.Similarly, a multiplicand operand in sign magnitude form includes n bits numbered from Y 0 through Y n-1 with Y 0 being the sign bit, and Y 1 through Y n-1 magnitude bits whose significances decrease from Y 1.In this embodiment, signed binary operands are at most n - s-1 bits wide Thus, a signed binary multiplicand operand has bits X 0 - X n-s with X 0 being the sign bit, a nd the remaining bits decreasing in significance through X n-s The signed binary multiplier operand has similar notation In the embodiment, s-1 replications of the sign bit of a signed binary number are appended to the left of the sign bit, thereby giving these numbers the n-bit width of sign magnitude numbers. In the system of FIG 1, a multiplicand X is provided to an alignment and extension circuit 10 activated by a two s complement indicator tc If the tc signal is activated, X is a two s complement number Activation of the tc signal will align the least significant bit of the operand X with the least significant bit of a sign magnitude number and extend the sign bit X by s-1 replications, thereby rendering X as an n-bit signed binary number If the tc signal is inactive, X is a sign magnitude number requiring no alignment or extension A 3X multiplier 14 multiplies a bit X i of X by standard left-shift and add technique to producer 3X i multiplier Y is subjected to an align extend circ uit 18 identical with that indicated by reference numeral 10 The n-bit operand is then scanned in the scan means 20 As is known in the art, the scan means 20 will produce a sequence of multiplier bit sets, each bit set including s bits, successive bit sets overlapping one bit of an adjacent bit set For example, in the illustrative case, when s 4, the first scan of Y will output the values of the first four bits of Y, that is, Y 0 Y 1 Y 2 and Y 3 The second scan will output the values of Y 3 Y 4 Y 5 and Y 6 The third scan will output the values of the sixth through ninth bits of Y and so on until all of the bits of Y have been scanned If, for example, Y consists of 56 bits plus a sign bit, 19 scans of Y will be output by the scan means 20.The output of the scan means is applied to a combining circuit 22, which combines the bits of a multiplier bit set to produce values of a coefficient W for the current scan In addition, the current scan of Y is provided to a sign encoding circuit 24 Th e sign encoding circuit 24 receives the multiplicand sign bit X 0 the coefficient W 0 , and bits from the current scan of Y to encode bits which are appended onto the partial products. The coefficients, the values of X including 3X, and sign encoding bits are all provided to a matrix assembler 26 which produces an overlapped scanning matrix, row-by-row, in which each row includes a partial product with appended sign encoding bits The matrix is indicated by reference numeral 28, which may denote, for example, main storage, or RAM storage where current results are stored It is also contemplated that the practice of this invention will accommodate carry-save addition techniques in which an entire matrix will not be assembled Rather, as each row is produced, it will be combined with the sum of all the previous rows until the final product is achieved For an understanding of this technique, see the incorporated patent application. A matrix is then added by an adder circuit to produce the mult iplication result Many adder circuits are known which can be used for combining the partial products to produce the result For example, a set of carry save adder trees 30 can be provided which reduce the columns of the matrix to no more than two terms carry and sum These columns are added, typically in the next cycle, by a 2 1 adder 34, yielding the result This set of adder components can be understood, for example, with reference to the incorporated patent application. Turning now to the encoding of the matrix for s-bit overlapped scanning, the following describes a multiplier for fixed point operands in two s complement notation using the hardware of a floating point, sign magnitude notation multiplier The fixed point and floating point operations are computed in the same number of cycles after the loading of the operands The changes needed to sign magnitude hardware to compute both types of multiplication are described. THE SIGN MAGNITUDE MULTIPLIER. Let X sm be a n-bit sign magnitude fraction number, then, EQU1 Assume the multiplication of the two absolute values of two sign magnitude numbers, X sm and Y sm and their sign manipulation separately Then it can be stated that EQU2 such that m INT n-1 s-1 where INT integer division, s is the number of bits being scanned, and s 2 EQU3 and let k be proportional to j such that k s-1 j-1.S j X sm W j can be rewritten as EQU4 with the possibility of a hot 1 added, where. and such that X i X i if S j 0 or X i X i if S j 1, with W L ON when W L and W L mutually exclusive W K when L K. NOTE Some bit positions and W L depend on j For ease of comprehension and notation such dependencies have been omitted. Given that W j 2 2 S j X sm W j max 2 2 X sm and because sign extension preserves values, S j X sm W j can be represented as in FIG 2 From FIG 2, it can be easily verified that If S j 0, then j is the correct representation of S j X sm W j If S j 1, then a hot 1 must be appended at position 2 - n-1 position Therefore, theorem 1 h olds true. It may be observed that X 0 is always equal to 3X 0 Thus, -2 X 0 W 0 It is also true that because X 0 0, -2 X 0 However, this may not always be the case for other representations such as the two s complement notation to be considered later. Let S j X sm W j j then it can be proven that for every 1 j m. such that 0 if S j 1 0, or 1 if S j 1 1 When j m 1.This is because no more extension is necessary due to the fact that there are no more rows or scans to follow, Given that W 1 0, 1 is always positive and there is no need for an extra row for adding a possible hot 1 Thus. 2 5 represents a matrix containing m 1 rows starting at column 2 0 and ending at column 2 - 3 m 1 -1 n-1.Given that sign extension will not change j for 1 j m 1, it can be stated that EQU5 thus, the j-th row of 2 5 can be written as EQU6 Analogous conclusions can be reached for m 1 The representation of j in 2 6 implies that the X sm Y sm matrix will not change value when added as represented in FIG 3 Given that the positions of the product starting at 2 -1 are of interest, the product bits corresponding to the positions 2 1 2 0 need not to be considered In regard to the multiplication, it can be stated that the matrix in FIG 5 corresponds to the matrix in FIG 4 Note that, in FIG 5, -2 or is of interest in the product In the incorporated patent application it is proven that the lower triangle matrix containing the s is equivalent to EQU7 where j represents the sign of the j-th row Now, j 1 if and only if the j-th row is negative It also can be proven that the lower triangular m atrix is equivalent to a sign encoding into the band of the matrix The encoding can be embedded in j as follows. THEOREM 2 EQU8 such that 2 j m and S j 1 if and only if W j 0 Proof. The sign encoding depends on S j because S j alone determines the 1 or 0 extension That is, given that X 0 the sign bit, is always 0, S j determines if j is a positive or negative number Therefore. S j 0, meaning that W j 0, EQU9 The implication is that 1 1 1 has been added on the j-th row if S j 0, which proves the validity of Theorem 2 by placing the right encoding as taught in the incorporated patent application. S j 1, meaning that W j 0, and EQU10 which is equivalent to EQU11 which corresponds to the right encode 1 1 0 for S j 1 as taught in the incorporated patent application Therefore, Theorem 2 holds true. THEOREM 3 EQU12 Proof. S j 0 then EQU13 which is equivalent of encoding 1 0 0 0 in the front m 1 This corresponds to the right encode of the last row as taught in the incorporated patent application. S j 1 then EQU14 which is equivalent to encoding 0 1 1 1 in front of m 1 and which corresponds to the right encode as taught in the incorporated patent application when S j is negative Thus, Theorem 3 holds true. THEOREM 4 EQU15 such that EQU16 Proof. Trivial from theorems 1, 2, and 3 and equation 2 6.THE TWO S COMPLEMENT MULTIPLICATION. Theorem 4 dictates the formulation of a sign magnitude multiplication It may be asked whether such a device can be used to compute a two s complement number multiplication The following derivations describe how the sign magnitude multiplier can be used to compute both sign magnitude and two s complement multiplication with neither hardware correction nor extra delay and with but minimal modification on the hardware Assume two n-bit two s complement non-fractional numbers, X tc and Y tc and consider multiplication, X tc Y tc EQU17 The implication is that the non-fractional numbers X tc and Y tc can be seen as fractional with appropriate decimal point shif ting and proper renaming of the bit position. Let EQU18 Y tc with proper renaming, can be written as EQU19 To prove that a sign magnitude multiplier will accommodate a two s complement multiplication, it must be proven that Theorems 1, 2, 3, and 4 hold true for both multiplications Except for shifting the decimal point, X tc Y tc and X sm Y sm have equivalent expressions if one of the two is named differently. In hardware, this translates to forcing the operands into the registers with the LSB s at the same position, which is only a convention and not a hardware requirement It can be easily verified that Theorem 1 holds true for both multiplications. In order to avoid an extra row extra partial product and preserve the matrix, it must be shown that W 1 0 For sign magnitude numbers, Y 0 0, which means W 1 0 This is not true for two s complement notation Y n-1 may be either 0 or 1 and thus to preserve the matrix. This requires that Y n-1 Y n-2 Y n-3 Y n-4 which implies that in order to prese rve the matrix, the first decode must be all sign bits Theorems 2 and 3 do not hold true This is because sign extension has been encoded and, for sign magnitude multiplication, X 0 0 i e X sm has been forced to be positive Thus, S j determines the sign of j This is not true for two s complement multiplication X n-1 may be 1 or 0 Thus, S j alone can not determine the sign bit of j The following holds true. The sign of j for both sign magnitude and two s complement is determined by -2 X sign V S j W 0 with W 0 1 if and only if W 0 with X sign being equal to the most significant bit of X, and S j being the sign of W j. It must be proven that X 0 W 0 X sign V S j W 0 , with X 0 being equal to the most significant bit of X, in essense, X sign. W 0 implying that W 0 1 and -2 X sign V S j Table 1 describes the computation of the sign of j. It can be easily verified that -2 respects the computation of Table 1 Thus, X sign V S j will compute the resulting sign of j. From a X 0 W 0 0 Thus, Theorem 5 holds true for case 2.Theorems 2 and 3 are valid if and only if S j and S j are substituted with -2 and -2 respectively, with -2 X sign V S j W 0.For Theorem 2, the following holds true when S j is substituted by - j EQU20 such that 2 j m and -2 X sign V S j W 0 EQU21 Case 1.Subcase 1 Sign Magnitude. S j 0, then X sign V S j X sign Thus, 111 has been added in the j-th row. S j 1, then X sign V S j X sign Thus, 110 has been added in the j-th row and Theorem 2 holds true. Subcase 2 Two s Complement Multiplication. If X sign 0, then the j-th row is positive and 111 has been added. If X sign 1, then the j-th row is negative and 110 has been added. If X sign 0 then the j-th row is negative and 110 has been added. If X sign 1 then the j-th r ow is positive and 111 has been added. Therefore, Theorem 2 holds true for subcase 2.Case 2 W 0 which implies W 0 1.Thus, X sign V S j W 0 1 and 111 is added which implies that Theorem 2 holds true for case 2.For Theorem 3, the following holds true EQU22 Case 1 W 0 then W 0 1, -2 X sign V S j. When the sign magnitude notation is considered, then -2 0 and 1000 has been added in front of m 1.For two s complement notation, either 1000 is appended to the front of m 1 if X is positive, or 0111 if negative Thus, Theorem 3 holds true for subcase 1.For the sign magnitude notation, j is negative and 0111 has been appended in front of m 1.For two s complement notation, either 0111 is appended if X is positive, which also indicates j negative or 1000 if negative, which indicates j positive. Thus, Theorem 3 holds true for subcase 2. W 0, then W 0 1 and -2 0 implying that 1000 has been added in all cases meaning Theorem 3 holds true for case 2.SIGN EXTENSION ENCODING. For every j with 1 j m, three bits must be added and computed by -2 and -2 Two bits are 1 s and the third bit b is equal to. also for the row in which j m 1, four bits must be added computed by -2 and -2 while X sign is known S j and W 0 must be calculated S j determines -2 and also the inversion and also determines addition of a hot 1 on the previous row. Given that W, consider 4 bits at the time, namely, Y k-2 Y k-1 Y k Y k 1 W 0 if and only if Y k-2 1 and it is not the case that W 0 S j Y k-2 W 0 and S j Y k-2 W 0.AN ALTERNATIVE ENCODING. It can be observed that a partial product with W 0 can be represented in two different ways since their sums are equal EQU23.The previous discussed version used encoding a for completeness and to show a reduction in control logic an equivalent method which uses both versions a and b is shown If both versions are assumed, then the following holds true. with S j and S j 1 Y k 1 and X i X i if 0 or X i X i if 1 and 0 if Y k 1 0, or 1 if Y k 1 1, If W does not equal 0, th en as proven previously, -2 X sign V will compute the right encoding. If W 0, then -2 and S j If 0, then both the previously discussed encoding and this encoding give version a s representation of W 0 If 1, then the previous encoding yields a and this encoding gives b s representation of W 0 Since both are equivalent, this encoding is valid Thus, for the given 1 j m, the encoding is valid For j m 1, the following encodings are used which are equivalent STR1 Version c is used in the previous discussed method and both are used in the alternative method depending on Thus, an alternative method of encoding the partial products has been discussed which uses less hardware For more details on this see the figures and diagrams in the attachment. X sm Y sm and X tc Y tc are equivalent to a matrix P, where EQU24 such that 1 is guaranteed to be positive and equal to EQU25 and such that for every j -1 0 and i equal to the corresponding bit of X or its inversion depending on S j corresponding to the row. Trivial from theorems 4, 5, and 6, and the alternative encoding. Assuming the design of a sign magnitude multiplication given in A Two s Complement Parallel Array Multiplication Algorithm by Bough et al IEEE TRANSACTIONS ON COMPUTERS, Vol C-22, Pg 1045-1047, Dec 1973, the changes needed to accommodate both two s complement and sign magnitude multiplication on the same multiplier are now considered Based on the previous theorems and observations, the following can be stated.1 Place the two operand s bits properly i e for both two s complement and sign magnitude, the Least Significant Bits should be at the same positions Hardware and time cost nothing.2 X tc and Y tc must be properly sign-extended, which means that multiplexing is necessary when placing operands Hardware addition is 10 buffers for repowering due to 32 and 48 fanouts from sign bit of X and Y multiplexor, respectively.3 Proper calculation of 3X One OR and one XOR exclusive-OR are needed as an extra.4 Scan the j-t h row.5 Compute S j properly.7 Create the sign extension encoding using -2 instead of S j It costs 18 more XORs.8 For the last row, it costs 6 cells more by changing the AND to an XOR.9 For the cycle synchronization with other data, latches for sign extension will be added at XREGB and YREG, which adds 3 latches more. THE GENERALIZED ALGORITHM. As proven in 4 , W j Thus, s-2 n-1 bits are needed to represent S j X sm W j Then, there is j such that it will represent S j X sm W j with a possible hot 1 added. The incorporated patent application dictates the number of bits to be added in order to encode the sign extension, namely, s-1 for all the rows except for the last row that needs s. Guarantee the first row is positive by having a first scan of s-1 sign extension extra bits for every scan 1 j m must be computed by -2 X sign V S j W 0 so as to add s-1 one s if j 0 and s-2 one s followed by a zero if j 0 Also, -2 will compute the s bits properly so that if m 1 0, then a 0 will be adde d followed by s-1 one s Or if m 1 0, then a 1 will be added followed by s-1 zero s. Using these theorems, an algorithm for forming the matrix is formulated One first assumes s-bit overlapped scanning with m 1 partial products, m being INT n-1 s-1 , with INT being the integer division, and n the length of the multiplier Y The value of s may be determined after conducting a comparative study of the hardware and timing requirements of an application to calculate the multiples with due consideration of the adding circuitry. In the explanation to follow, it is assumed, for the purposes of illustration, that n 57 and s 4 In this case, m 1 19 None of these values are intended to, and should not, limit the teachings of this description In fact, the ranges of n, s, and m are limited only by design considerations and the relationships established above. Referring to FIG 6, the matrix of the embodiment is illustrated Assuming that scanning starts at the most significant bits of Y, that is, partial product is shifted with respect to the j-th partial product by 3 s-1 bits to the right, where i is an integer, 1 and m 1 As illustrated in FIG 6, where the successive partial products 1-19 are shown as rows of the matrix, each row, save the first two, is shifted to the right by 3 s-1 bits relative to the previous row Each partial product includes the product of partial multiplication indicated by signs In addition, each partial product has appended sign encoding bits The first partial product has the sign encoding bits appended at its right-hand end, the last partial product has sign encoding bits appended at its left-hand end, all of the middle partial products have sign encoding bits appended at right and left ends. As FIG 6 shows, the first partial product has 61 bits, the middle partial products the second through the eighteenth have 64 bits, and the last partial product, the nineteenth, has 62 bits The sign represents a significant unknown bit of a partial product The represents a significant unknown bit which is in a partial product s matrix for sign magnitude and two s complement multiplication, but which is computed differently for the two forms, as described above The values 1 and 0 represent known significant bits of the partial product rows Last, the sign represents a significant unknown bit of a row specifically for the encoding of a hot 1 as described above Out of the 1,211 bits that make up the matrix, only 21 all indicated by are encoded based upon the form of the operands. The first row of the matrix of FIG 6 is illustrated in FIG 7A This row is produced by scanning the operand X with the first multiplier bit group illustrated in FIG 7B As shown, the first row is 61 bits wide, with the three last bits being the right encode of 00 where , equal to Y 3 is the pseudo-sign of the next partial product The bits of the row are labeled -1 through 56, where -1 and 0 are bits resulting from the operand X being multiplied by or 2 2 There are no terms denoted b y Y 0 Y 1 Y 2 Y 3 the j 1 th partial product is shifted with respect to the j-th partial product by 3 s-1 bits to the right, where i is an integer, 1 and m 1 As illustrated in FIG 6, where the successive partial products 1-19 are shown as rows of the matrix, each row, save the first two, is shifted to the right by 3 s-1 bits relative to the previous row Each partial product includes the product of partial multiplication indicated by signs In addition, each partial product has appended sign encoding bits The first partial product has the sign encoding bits appended at its right-hand end, the last partial product has sign encoding bits appended at its left-hand end, all of the middle partial products have sign encoding bits appended at right and left ends. As FIG 6 shows, the first partial product has 61 bits, the middle partial products the second through the eighteenth have 64 bits, and the last partial product, the nineteenth, has 62 bits The sign represents a significant unknown bit of a partial product The represents a significant unknown bit which is in a partial product s matrix for sign magnitude and two s complement multiplication, but which is computed differently for the two forms, as described above The values 1 and 0 represent known significant bits of the partial product rows Last, the sign represents a significant unknown bit of a row specifically for the encoding of a hot 1 as described above Out of the 1,211 bits that make up the matrix, only 21 all indicated by are encoded based upon the form of the operands. The first row of the matrix of FIG 6 is illustrated in FIG 7A This row is produced by scanning the operand X with the first multiplier bit group illustrated in FIG 7B As shown, the first row is 61 bits wide, with the three last bits being the right encode of 00 where , equal to Y 3 is the pseudo-sign of the next partial product The bits of the row are labeled -1 through 56, where -1 and 0 are bits resulting from the operand X being multiplied b y or 2 2 There are no terms denoted by , implying that this partial product is the same for sign magnitude operands as for two s complement operand. The equations for determining the bits of the first partial product are given by equations A1 - A4.wherein the coefficients are given by equations C0 - C4.FIGS 8A and 8B illustrate the j-th partial product for 2 j 18 These rows each have 64 bits, including three sign encoding bits on each end In FIG 8A, the left hand bits 11 , where denotes the bit that is determined differently for signed magnitude operands than for two s complement operands The three right-hand bits add a hot 1 to the j 1 partial product when necessary and are labeled 00 where The bits of jth partial product are labeled -1 to 56, and -4-3-2 for the left-hand encoding FIG 8B shows how the multiplier Y is scanned to produce the j-th partial product In FIG 8B, four consecutive multiplier bits scan the multiplicand X to produce the j-th partial product, with the multiplier bi t group for scanning the j 1th partial product overlapping the bit group of FIG 8B by 1 bit, The equations for determining the bits of the j-th partial product are given by equations D 1 - D 7.It will be observed that determination of bit -2 for the j-th row is an exclusive-or XOR term In view of the discussion above regarding Theorem 7, it will be appreciated that, if the FIG 1 multiplier were limited to sign magnitude operands, the right-hand side of equation D3 would include only However, in order to accommodate both sign magnitude and signed binary operands, this bit is determined according to equation D3 Thus, sign encoding the jth row depends upon bit drawn from the jth multiplier bit group, or upon the sign bit X 0 of the multiplicand. FIG 9A illustrates 19-th partial product, included in the last row of the matrix As shown, there is no right encoding, there being no subsequent matrix row, and thus no requirement to possibly encode a hot 1 The left-side encoding includes four bit s, -5 - -2 The equations for the bits of the 19-th row are given by. As equations E1 - E4 show, the FIG 1 multiplier accommodates both sign magnitude operands and signed binary operands in complemented form by exclusive-ORing the first bit, Y 54 of the 19-th multiplier bit group with an expression including the sign bit X 0 of the multiplicand operand. Thus, the matrix for 4-bit overlapped scanning of a 57-bit multiplicand has been shown in detail As FIG 6 illustrates, the middle 17 rows of the matrix are each offset by s-1 bits from the preceding matrix row, except for the second row, which is not offset from the first The last row is offset from the penultimate row by s-2 bits It will be evident to those skilled in the art that the equations given above for matrix rows can be generalized to the case of a multiplicand having n-1 bits, not counting the sign bit, in which each partial product includes at most n-1 s-2 bits, with the right and left end encodes for the middle partial produc ts being s-1 bits each Further, the second row through the next to last row are right-offset by s-1 bits. The entire matrix in the general case is 2 n-1 wide and has m 1 partial products The first row of the general matrix will contain n-1 s-2 s-1 bits, the first n-1 s-2 bits being the partial product, with s-1 bits appended on the right end The appended bits consist of s-2 0 s followed by a which is the hot 1 for the second partial product, and which is determined by In this case, Y 0 is the most significant bit, and is also the sign bit, for the sign magnitude multiplier, while Y 0 through Y s-1 are all equal to the sign bit for a complemented binary multiplier. For the j-th row of the general case, where 2 j m, each row is n-1 s-2 2 s-1 bits wide, with n-1 s-2 bits representing the partial product, and s-1 sign encoding bits appended on the left - and right-ends of each row to encode sign extension and the possibility of a hot 1 respectively Each left-sign encoding consists of s-2 one s, followed by These bits are labeled - 2s-4 through - s-2 The right encode includes s-2 0 s followed by a Y k 1 The partial product has bits at positions - s-3 through n-1.Last, the m 1 th, the last, row of the partial product matrix in the general case has n-1 s-2 s bits In this row, n-1 s-2 bits are needed to represent the partial product, and s bits are appended on the left end of the partial product The s encoding bits are all denoted by. With the matrix thus explained, provision for generating it can be understood with reference now to FIGS 10-17, in which an example using 4-bit overlapped scanning will be presented In FIG 10, the matrix assembler 26 is shown in greater detail, and includes a partial bit generator 40 and row generation circuitry 42 The partial bit generator 40 can be appreciated with reference to equation A1 - A3 , D4 - D6 , and E5 - E7 These equations are for generating partial product bits -1 - i for the rows of the matrix of FIG 6 The partial bit generator 40 combines X, 3X and W 1 - W 4 as required for these equations The row generation circuitry 42 combines the generated terms with Y k-2 to produce the partial product bits for the middle and last rows of the matrix, and also cooperates with the sign encoder to append the sign encoding bits, as required, by combining Y k-2 X 0 and W 0 The row generation circuitry 42 produces the sequence of m 1 shifted partial products with appended sign-encoding bits as illustrated above in FIGS 6-9B. Prior to matrix assembly, operands are aligned and extended, if necessary, as illustrated in FIGS 11 and 12 In FIG 11, a register 50 includes end storage spaces for storing a sign magnitude multiplier of n bits, Y 0 - Y n-1 as described above Bit Y 0 is both the sign bit and MSB of the sign magnitude multiplier, while bit Y n-1 is the LSB of the multiplier A signed binary multiplier in two s complement form, Y tc is constrained to include n - s-1 bits These bits extend from bit Y 0 through bit Y n-s tc, from mo st to least significant, bit Y 0 being the sign bit In the practice of the invention, in order to ensure that the first partial product magnitude is all zeros, s-1 bits are appended on the front of a signed binary multiplier, the bits being replications of the sign bit Y 0 This is accomplished by, for example, placing the signed binary multiplier in the n - s-1 least significant bit positions of the register 50, and multiplexing Y 0 with multiplexer 52 into the first s-1 bit positions of the register 50 In this case, the multiplexer 52 multiplexes the sign bit of a signed complement multiplier into the first s-1 bits of the register 50 only in response to a signal tc indicating, for example, a two s complement multiplier. Inspection of FIG 12 will reveal that a signed binary multiplicand X tc is aligned with a sign magnitude multiplicand by being entered into the least significant bits of a register 60, with the sign bit being multiplexed through a multiplexer 62 into the s-1 most signif icant bits in response to the tc signal Otherwise, if X is a sign magnitude operand, it is entered into the register 60 in order from most to least significant bits. The combining circuit 22 which produces the coefficients W 0 - W 4 is illustrated in detail in FIGS 13A-13E, which embody equations C0 - C4 , respectively As shown, the coefficients are generated in response to the bits of the current multiplier bit group which is scanning the multiplicand to produce the current matrix row. The partial bit generator is illustrated in FIG 14 In FIG 14, 58 circuits are connected in parallel and respond to values of X and to the coefficients W 1 - W 4 Each of the circuits a generates partial bit which is used to generate one of the 58 partial product bits for each row of the matrix in FIG 6 Thus, the circuit consisting of AND gates 70-73 and OR gate 74 combines X 1 3X 1 X 0 and the four coefficients W 1 - W 4 to produce a partial bit for -1 in a partial product Partial bit 0 is generated by four AND gates 80-83 which are connected to the OR gate 84 to combine X 0 X 1 3X 2 and X 2 with the four coefficients Partial bit i is produced by circuit consisting of the four AND gates 90-93, and the OR gate 94, which are connected to combine the four coefficients with X i X i 1 3X i 2 and X i 2.Returning to the circuit for partial bit -1 , each of the AND gates 70-73 is a two-input, single-output gate, with each output connected to a respetive input of the OR gate 74 AND gate 70 combines X 1 with W 4 , the gate 71 combines 3X 1 with W 3 , the AND gate 72 combines X 0 with W 2 , while the AND gate 73 combines X 0 with W 1 Inspection of equation A1 will confirm that the first partial bit circuit indeed produces bit -1 for the first partial product Inspection of equations D4 and E5 will confirm that the first partial bit circuit produces the term which is exclusive-ORd with Y k-2 Similarly, the remaining partial bit circuits produce bits 0 and i for the first partial product as require d by equations A2 and A3 For the middle and last rows of the matrix of FIG 6, the remaining partial bit circuits produce a term which is exclusive-ORd with Y k-2 Thus, during the first scan of multiplicand, the partial bit circuit of FIG 14 produces the partial product forming the first row of the matrix of FIG 6 For the remaining scans, the partial bit circuit produces values which are exclusive-ORd with one of the bits of the multiplier group currently scanning to produce partial product bits. FIG 15 illustrates the portion of the matrix assembler 26 which assembles the first row of the matrix of FIG 6 The outputs of the partial bits generator 40 are fed directly to a storage location for the first partial product row, the storage location being illustrated by a register The first 58 bits of the register receive directly the bits output by the partial bit generator 40 in their significance sequence In this regard, their significance sequence is -1 0 i , the sequence given by equati on 7 1 The manner in which the sign encoding circuit 24 operates to append boundary bits on the right end of the first partial product term is also shown in FIG 15 As already described, for the first partial product, S-1 bits are appended to the right end of the partial product term These bits are all zeros, if the following partial product is positive If, however, the following partial product is negative, the bits appended to the right of the first partial product are S-2 zeros, followed by a 1 Since the sign of the next row, as proven above, is given by Y k 1 for the first row, Y 3 , the sign encoding circuit 24 in FIG 15 includes bit lines 110, 112, and 114 feeding the last 3 bit locations in storage location 100 1 The bit lines 110 and 112 are hardwired to a logic level 0 , while the bit line 114 is responsive to the value of Y 3 Thus, when Y 3 is at logic level 0 , the sign value for the first row will be 0, which indicates that the next row is positive If, on the other hand, Y 3 is 1, the value of delta will be 1, indicating that the sign of the next matrix row is negative. FIG 16 illustrates the generation of matrix rows 2 through m according to the invention In FIG 16, the partial bit generator 40 is connected to the row generator circuit 42 The row generator circuit consists of exclusive-or XOR gates 120 -1 -120 i Each of the XOR gates receives as inputs a respective partial bit from the partial bit generator 40 and multiplier bit group bit Y k-2 The outputs of the XOR gates of the row generator circuit are connected to respective bit cells of a register representing a storage location for matrix row j It will be appreciated that the 58 bits of the partial product in the j-th row of the matrix will be in the significance sequence from -1 through i The s-1 bits are appended to the right end of the partial product of the j-th row are generated by the sign encoding circuit 24 as described above in connection with FIG 15 The s-1 bits appended to the left hand end of the partial product are generated in the sign encoding circuit 24 as illustrated in FIG 16 In this regard, three sign encoding bits are generated for appending to the left end of the j-th partial product, since s 4 If the partial product term is positive, the encoding is s-1 1 s and if negative, the encoding is s-2 1 s followed by a 0 In FIG 16, lines 115 and 116 are permanently hardwired to a logic 1 Bit line 117 is connected to the output of exclusive-nor XN gate 142 The inputs to the XN gate 142 are Y k-2 and the output of the AND gate 140, which combines X 0 with W 0 Thus, the j-th row of the matrix conforms to the illustration given by equation 7 2.Formation of the m 1 - th row of the FIG 6 matrix is illustrated in FIG 17 In FIG 17, a register illustrates a storage location where the last row of the matrix is stored The fifty-eight bits comprising the row s partial product are generated as in FIG 16 by the partial bit generator 40 and the row generator 42 In the case of the last row, s encoding bits are appended to the left end of the partial product to complete the row In this regard, s 4, and the four bits are -5 through -2 For -5 , the XN gate 152 combines Y 54 which is Y k-2 for the last multiplier bit group , with the output of AND gate 150 combining X 0 and W 0 The combination of AND gate 150 and XOR gate 154 satisfies each of equations E2 - E4 Thus, it will be evident that either 0111 or 1000 will be appended onto the left end of partial product m 1, as provided in the discussion of alternative sign encoding above. For the case of this embodiment, in which s 4, n-1 56, and m 1 19, the derivation of the matrix of FIG 6 will be described Each row of the matrix of FIG 6 is produced by scanning the multiplicand X with one of a sequence of overlapping bit groups of the multiplier Y The first partial product is obtained by scanning the multiplicand with bits Y 0 through Y 3 the second scan entails bits Y 3 through Y 6 and so on With this division of t he multiplier Y, there are 19 scans, and hence, 19 partial products are produced. In creation of the matrix, the partial product terms in all rows, except the first and last, are appended with s-1 bits at each end to make them uniform in length and displacement The appending also bands the matrix Each partial product is represented as 58 bits which is n-1 s-2 Negative partial products are effectively rendered in one s complement, with a hot 1 added by appending the previous partial product to give the two s complement Thus, s-1 bits are added to the right of every partial product, save the last, to account for representing the negative products as one s complement numbers, rather than two s complement numbers If partial product j is negative, its representation is in one s complement Appending 001 to the right of the one s complemented j-1 th partial product and aligned with n-1 of the jth row will render partial product j in two s complement form when the partial products are added Of course, 000 is appended to the right of each partial product in a row preceeding a positive partial product. Last, three bits are appended to the left of every middle partial product This is done to extend the sign of any negative partial products These three bits are 111 for positive partial product and 110 for negative The last partial product has an s-bit encoding appended to the left-hand end which is 0111, denoting that the product is negative or 1000 if the product is positive. Thus, the overlapped, banded scanning matrix is formed with first row having 61 significant bits, the next 17 rows having 64 significant bits, and the last row having 62 significant bits Each row of the matrix is shifted 3 bit positions to the right with respect to the preceeding row Since the partial product in the first row has no 3 bit sign extension on the left, the first and second rows begin in the same column Because the last row has no bit extension on the right, the last and next to last rows end i n the same column Also, since the last row is extended 4 bits on the left row, the last row begins 2 bit positions to the right of the penultimate row. This matrix can be reduced to a product using carry save adder tree technology For example, the carry save adder tree of FIG 18 includes 17 carry-save adders, CSA1-CSA17 This adder structure requires division of the matrix of FIG 6 into 6 sets of three rows plus a 7th set having one row The first 6 sets, for example, rows 1-18 are then processed in the first stages CSA1-CSA6 of the carry save adder tree In the second stage of the tree, a reduced matrix of partial product terms is combined The designations C1, S1, C2, S2, C3, S3, C4, S4, C5, S5, C6, and S6 indicate the respective carry and sum outputs from the carry save adders of the first stage of the tree of FIG 3 There are now 4 sets of 3 rows each, which are added in the second stage of the tree comprising CSA7 - CSA10.The third stage of the carry save adder tree adds the reduced matr ix obtained from the second stage, which now includes three sets of three matrix rows, the last set including the last row of the original matrix which is added in CSA13.The fourth stage of the carry save adder tree adds a further reduced matrix including two sets of three rows each The first set is added in CSA14, and the second in CSA15 The fifth stage of the carry save adder, consisting of CSA16, now must add only a single set of three inputs, C14, S14, and C15 An extra row derived from output S15 is saved for the 6th stage of the tree as shown in FIG 18 The final three rows of partial product terms of the matrix are added in carry save adder CSA17.Returning to FIG 1, the register 32, placed at the output of the carry save add circuit 30 and before 2-input adder 34 stores the two reduced matrix rows output by CSA17, which are provided to the adder 34 to produce the product resulting from multiplication of the operands X and Y. In this description, the following notation is observed. X sm sign magnitude representation of multiplicand X. Y sm sign magnitude representation of multiplier Y. X tc two s complement representation of X. X tc two s complement representation of Y. Y exclusive --OR of terms. complementation of a term or a bit. logical OR of terms.